67. 有關 Verilog HDL 語法，下列敘述何者正確？
(A)12'h123 表示 12bit 十六進位數 123
(B)always@(posedge clock)表示正緣 clock (0→1 )會執行區塊敘述
(C)Verilog 中的位元相反運算為!符號，而~是邏輯 not 的意思，不會對每個位元進行相反動作
(D)4'b1101 表示 4bit 二進位數 1101。